Từ năm 2016 đến năm 2018, nhóm nghiên cứu do TS. Hoàng Văn Phúc làm chủ nhiệm, đã thực hiện đề tài: “Nghiên cứu các lõi phần cứng mã hóa nhận thực công suất siêu thấp, tốc độ cao cho các mạng không dây tiên tiến”. Đề tài nhằm mục tiêu: Xác định những hạn chế của các kiến trúc và phương pháp hiện thực hóa hiện có cho các lõi mã hóa nhận thực trong các mạng tiên tiến với các yêu cầu thực tế khác nhau; Đề xuất những kiến trúc hiệu quả và các phương pháp tối ưu hóa cho lõi mã hóa nhận thực công suất siêu thấp, tốc độ cao trong các mạng trên; và Cung cấp một thư viện các lõi mã hóa nhận thực và phần cứng bảo mật sử dụng công nghệ SOTB CMOS tiên tiến;

Đề tài giúp tìm ra các phương pháp mới để hiện thực hóa các lõi phần cứng bảo mật công suất tiêu thụ siêu thấp, tốc độ cao cho các mạng tiên tiến và các ứng dụng có yêu cầu bảo mật, cụ thể là các hệ thống Internet vạn vật (IoT). Các lõi phần cứng bảo mật đã đạt được đúng yêu cầu về chỉ tiêu kỹ thuật đưa ra từ ban đầu. Cụ thể là kết quả thực thi trên công nghệ CMOS SOTB 65nm sử dụng điện áp nguồn cấp 0,55V như sau: lõi mã hóa AES đã được tối ưu với nhiều phiên bản kiến trúc từ 8 bit đến 128 bit tùy thuộc vào yêu cầu của ứng dụng, lõi AES hiệu quả nhất về tài nguyên chỉ sử dụng 2,4kgates GE (nhỏ hơn 2,8kgates GE) và công suất tiêu thụ là 0,4µW/MHz (nhỏ hơn mức đề ra là 2µW/MHz) nhờ kết hợp tối ưu cấu trúc các khối thành phần trong lõi AES với kỹ thuật clock gating và khai thác đặc tính của công nghệ CMOS SOTB; lõi AES-CCM chỉ sử dụng tài nguyên là 8,1 kgates GE (ít hơn 12kgates) nhờ kỹ thuật lặp đa mức đề xuất, tốc độ clock tối đa là 149 MHz (lớn hơn 100MHz) và công suất tiêu thụ 3,98µW/MHz (nhỏ hơn mức đề ra là 4µW/MHz); lõi AES-GCM cho phép hiện thực hóa trên một chip đơn với tốc độ clock xấp xỉ 200MHz và công suất tiêu thụ là 8,9mW (nhỏ hơn 50mW) tại tần số 100MHz với việc áp dụng kiến trúc song song 2/4/8 nhánh cải tiến và kỹ thuật clock gating. Hơn nữa, lõi mã mật AES 32-bit với các kiến trúc datapath tối ưu cải tiến cho phép đạt mức tiêu thụ năng lượng nhỏ hơn 1 pJ/b tại tần số 10 MHz với điện áp nguồn 0,6V trong công nghệ FDSOI 28nm, hỗ trợ nhiều mức bảo mật trong các hệ thống IoT.

Ngoài ra, đề tài cũng đã tối ưu hóa và thực thi các lõi phần cứng bảo mật trên FPGA, cũng như thử nghiệm các giải pháp bảo mật dùng mã hóa AES trong các ứng dụng mạng cảm biến không dây trên các bộ vi điều khiển (MCU) và trong các máy thông tin vô tuyến yêu cầu chức năng thoại bảo mật.

Vấn đề về thực thi các lõi phần cứng bảo mật sử dụng công nghệ CMOS SOTB 65nm tiên tiến trước đây chưa có nghiên cứu nào được công bố, vì thế, các kết quả mang lại của đề tài này, bao gồm các phương pháp tối ưu thiết kế và các lõi phần cứng bảo mật đã được thực thi, sẽ có những đóng góp tích cực đến sự phát triển của lĩnh vực này. Các sản phẩm này có thể được ứng dụng trong thực tiễn sau khi được phát triển hoàn thiện thêm và bổ sung các mạch giao tiếp, điều khiển, tạo khóa và quản lý khóa. Các lõi bảo mật này có thể được sử dụng độc lập hoặc tích hợp vào trong các bộ vi xử lý chuyên dụng cho các hệ thống có yêu cầu chế độ bảo mật.

Đề tài đã góp phần vào sự phát triển của lĩnh vực bảo mật, an toàn phần cứng và lĩnh vực thiết kế vi mạch-bán dẫn tại Việt Nam. Các công bố khoa học của đề tài này được đăng trên các tạp chí quốc tế có uy tín thuộc danh mục SCI (IEEE Trans. VLSI với IF=1,698, IET Electronics Letters với IF=1,155), các tạp chí quốc gia có uy tín, cũng như các hội thảo quốc tế chuyên ngành có uy tín; đặc biệt, hội thảo IEEE MWSCAS là hội thảo có uy tín và có lịch sử lâu đời nhất của IEEE trong lĩnh vực vi mạch (IEEE Circuits and Systems Society).

Có thể tìm đọc toàn văn Báo cáo kết quả nghiên cứu của Đề tài (Mã số 15387 tại Cục Thông tin Khoa học và Công nghệ Quốc gia.

N.P.D (NASATI)