Liên hệ
Tiếng Việt
Tiếng Anh
Thứ tư, 19/03/2025
Soft Error Reliability of VLSI Circuits. Analysis and Mitigation Techniques
Cập nhật vào: Thứ năm - 13/07/2023 04:34
Nhan đề chính: Soft Error Reliability of VLSI Circuits. Analysis and Mitigation Techniques
Nhan đề dịch: Độ tin cậy lỗi phần mềm của mạch VLSI. Kỹ thuật phân tích và giảm nhẹ
Tác giả: Behnam Ghavami , Mohsen Raji
Nhà xuất bản: Springer Cham
Năm xuất bản: 2020
Số trang: 114 tr.
Ngôn ngữ: Tiếng Anh
ISBN: 978-3-030-51610-9
SpringerLink
Lời giới thiệu: Cuốn sách này dành cho những độc giả quan tâm đến việc thiết kế các hệ thống kỹ thuật số điện tử chính xác và đáng tin cậy. Các tác giả đề cập đến các xu hướng mới trong thiết kế hệ thống điện tử đáng tin cậy ngày nay có thể áp dụng cho các ứng dụng quan trọng về an toàn, chẳng hạn như hệ thống điện tử ô tô hoặc chăm sóc sức khỏe. Trọng tâm là các phương pháp mô hình hóa và thuật toán để phân tích và giảm thiểu các lỗi phần mềm trong các mạch kỹ thuật số CMOS quy mô nano, sử dụng các kỹ thuật là nền tảng của thiết kế hỗ trợ máy tính (CAD) của các mạch VLSI đáng tin cậy. Các tác giả giới thiệu các công cụ phần mềm để phân tích và giảm thiểu các lỗi mềm trong các hệ thống điện tử, có thể tích hợp dễ dàng với các luồng thiết kế. Ngoài việc thảo luận các kỹ thuật phân tích nhận biết lỗi mềm cho logic tổ hợp, các tác giả cũng mô tả các chiến lược giảm thiểu lỗi mềm mới nhắm vào các mạch kỹ thuật số thương mại. Phạm vi bao gồm các kỹ thuật phân tích tỷ lệ lỗi mềm (SER) mới như ước tính SER nhận biết biến thể quy trình và kỹ thuật phân tích SER tăng tốc GPU, ngoài các phương pháp giảm SER như định cỡ cổng và kỹ thuật SER dựa trên tái cấu trúc logic.
Từ khóa: Lỗi phần mềm. Điện tử. Cơ chế lỗi mềm. Mô hình lỗi mềm. Mạch VLSI.
Nội dung cuốn sách gồm những phần sau:
Giới thiệu: Mô hình lỗi mềm
Ước tính tỷ lệ lỗi mềm của mạch VLSI
Phương pháp ước tính tỷ lệ lỗi phần mềm nhận biết biến thể quy trình cho các mạch tích hợp
Phân tích tỷ lệ lỗi mềm được tăng tốc GPU của các mạch tích hợp quy mô lớn
Tăng tốc phần cứng FPGA ước tính tỷ lệ lỗi mềm của mạch kỹ thuật số
Thiết kế mạch chịu lỗi mềm bằng cách sử dụng định cỡ cổng dựa trên phân vùng
Kỹ thuật tổng hợp lại để thiết kế mạch tổ hợp có khả năng chịu lỗi mềm
